ADI ADIN2111 Ethernetinterruptorserà l'objecte principal d'introducció del contingut següent. A través d'aquest article, l'editor espera que tothom pugui tenir un cert coneixement i comprensió de la seva situació i informació relacionada. Els detalls són els següents.
L'ADIN2111 és un port Ethernet dual de baixa potència, baixa complexitatinterruptorque integra un port 10BASE-T1L PHY i un port d'interfície perifèrica sèrie (SPI). El dispositiu utilitza un node restringit de baixa potència per a aplicacions d'Ethernet industrial i compleix amb l'estàndard Ethernet IEEE® 802.3cg-2019™ per a Ethernet de parell únic (SPE) de 10 Mbps de llarga distància. Elinterruptor(talla o emmagatzematge i reenviament) admet configuracions de cablejat múltiples entre els dos ports Ethernet i el port amfitrió SPI, proporcionant una solució flexible per a topologies de xarxa en línia, en cadena o en anell.
L'ADIN2111 admet fins a 1700 metres d'abast de cable amb un consum d'energia ultra baix de 77 mW. Els dos nuclis PHY admeten el funcionament d'1,0 V pp i 2,4 V pp tal com es defineix a l'estàndard IEEE 802.3cg i es poden alimentar des d'un sol carril d'alimentació d'1,8 V o 3,3 V. L'ADIN2111 està disponible en una configuració no gestionada on el dispositiu reenvia automàticament el trànsit entre dos ports Ethernet.
El dispositiu integra ainterruptor, dos nuclis de capa física Ethernet (PHY) amb interfícies de control d'accés a mitjans (MAC) i tots els circuits analògics associats, dispositius de memòria intermèdia de rellotge d'entrada i sortida. El dispositiu també inclou cues de memòria intermèdia interna, registres SPI i subsistemes, i lògica de control per gestionar el control de reinici i rellotge i la configuració de pins de maquinari.
L'ADIN2111 integra circuits de control de subministrament de tensió i circuits de restabliment d'encesa (POR) per millorar la robustesa del sistema. L'SPI de 4 cables que s'utilitza per comunicar-se amb l'amfitrió es pot configurar com a SPI OPEN Alliance o SPI genèric. Tots dos modes admeten la protecció de dades opcional o la comprovació de redundància cíclica (CRC).
Cada PHY de l'ADIN2111 també es pot configurar per generar una interrupció de maquinari després d'un restabliment de maquinari (el pin RESET es va baixar) establint el bit CRSM_HRD_RST_IRQ_EN al registre de màscara d'interrupció del sistema (CRSM_IRQ_MASK) del PHY corresponent. Tot i que ambdós PHY es poden utilitzar per generar interrupcions de maquinari, es recomana PHY 1 per a aquest propòsit. Després que el mestre SPI rep una interrupció de maquinari del pin INT, el bit PHYINT (respectivament, el bit P2_PHYINT) al registre d'estat 0 (respectivament, registre d'estat 1) també es posa a 1, notificant la interrupció de PHY 1 (respectivament, PHY). 2). L'origen de la interrupció es pot comprovar amb el bit CRSM_HRD_RST_IRQ_LH del corresponent registre d'estat d'interrupció del sistema (CRSM_IRQ_STATUS) del PHY.
Per a la verificació del sistema mitjançant un controlador d'amfitrió extern, es pot sol·licitar a cada PHY de l'ADIN2111 que generi una interrupció de maquinari al pin INT mitjançant el bit CRSM_SW_IRQ_REQ al registre de màscara d'interrupció del sistema (CRSM_IRQ_MASK). Tot i que ambdós PHY es poden utilitzar per generar interrupcions de maquinari, es recomana PHY 1 per a aquest propòsit. Després que el mestre SPI rep una interrupció de maquinari del pin INT, el bit PHYINT (respectivament, el bit P2_PHYINT) del registre d'estat 0 (respectivament, registre d'estat 1) també es posa a 1, notificant la interrupció de PHY 1 (respectivament, PHY). 2). L'origen de la interrupció es pot comprovar mitjançant el bit CRSM_SW_IRQ_LH al corresponent registre d'estat d'interrupció del sistema de PHY (CRSM_IRQ_STATUS).
Cada ADIN2111 PHY també pot generar una interrupció d'error del sistema. Els indicadors d'interrupció es troben a la secció de bits reservats del corresponent registre d'estat d'interrupció del sistema de PHY (CRSM_IRQ_STATUS). El registre de màscara d'interrupció del sistema (CRSM_IRQ_MASK) s'ha de configurar al PHY corresponent per habilitar les interrupcions d'error del sistema. Vegeu la Taula 212 per obtenir més informació sobre l'emmascarament d'interrupcions. L'ADIN2111 s'ha de sotmetre a un restabliment de maquinari per recuperar-se d'una interrupció d'error del sistema d'un dels dos PHY (el bit reservat CRSM_IRQ_STATUS llegeix 1 al PHY respectiu).
L'ADIN2111 inclou un circuit de control de la font d'alimentació per assegurar-se que el xip té la tensió adequada abans d'iniciar la seqüència d'engegada. Durant l'engegada, l'ADIN2111 roman en un estat de restabliment de maquinari fins que cada subministrament supera el seu llindar de pujada mínim i es considera que el subministrament és bo.
Un restabliment de maquinari s'inicia mitjançant el circuit de reinici d'encesa o fent baixar el pin RESET durant almenys 10 µs. L'ADIN2111 inclou un circuit d'extinció en aquest pin per rebutjar polsos inferiors a 1 µs. Quan el pin RESET es desactiva, tots els pins d'entrada/sortida (I/O) romanen en mode de tres estats, els pins de configuració de maquinari es tanquen i els pins d'E/S es configuren al seu mode funcional. El circuit oscil·lador de cristall s'habilita quan totes les fonts d'alimentació externes i internes són vàlides i estables. Després que el cristall s'iniciï i s'estabilitzi, s'habilita el bucle de bloqueig de fase (PLL). Després d'un retard de 90 ms (màxim) després de desactivar el pin RESET, tots els rellotges interns s'afirmen, la lògica interna s'allibera del restabliment i tots els registres interns SPI, PHY 1 i PHY 2 són accessibles des de l'SPI. La sortida del rellotge CLK25_REF es manté baixa quan el pin RESET es baixa i es manté baix durant 70 ms (màxim) després de baixar el pin RESET.
Tot el contingut anterior és tota la introducció presentada per l'editor aquesta vegada. Si voleu saber-ne més, potser voldreu explorar-lo al nostre lloc web o a Baidu i Google.
https://www.smart-xlink.com/products.html
Web: www.hdv-tech.com <https://hdv-tech.en.alibaba.com>
Lloc web de Google:https://www.hdv-fiber.com/
Enllaç de fàbrica HDV:https://youtu.be/xpIZK8Zm4Og