ADI ADIN2111 Ethernetcambiaserà l'ughjettu principale di introduzione di u cuntenutu seguente. Per mezu di questu articulu, l'editore spera chì tutti ponu avè qualchì cunniscenza è capiscitura di a so situazione è di l'infurmazioni cunnessi. I dettagli sò i seguenti.
L'ADIN2111 hè un portu Ethernet doppiu, bassu putenza, cumplessità bassacambiachì integra un 10BASE-T1L PHY è un portu Serial Peripheral Interface (SPI). U dispusitivu usa un nodu limitatu di bassa putenza per l'applicazioni Ethernet Industriale è hè conforme à u standard Ethernet IEEE® 802.3cg-2019™ per a longa distanza 10 Mbps Single Pair Ethernet (SPE). Ucambia(cut-through o store-and-forward) supporta parechje cunfigurazioni di cablaggio trà i dui porti Ethernet è u portu host SPI, chì furnisce una soluzione flessibile per e topologie di rete in linea, daisy-chain o ring.
L'ADIN2111 supporta finu à 1700 metri di portata di cable cù un cunsumu d'energia ultra-bassu di 77 mW. I dui core PHY supportanu l'operazione 1.0 V pp è 2.4 V pp cum'è definitu in u standard IEEE 802.3cg è ponu esse alimentati da un unicu rail d'alimentazione 1.8 V o 3.3 V. L'ADIN2111 hè dispunibule in una cunfigurazione micca gestita induve u dispusitivu trasmette automaticamente u trafficu trà dui porti Ethernet.
U dispusitivu integra acambia, dui nuclei di strati fisici Ethernet (PHY) cù interfacce di cuntrollu di l'accessu à i media (MAC), è tutti i circuiti analogici associati, i dispositi di buffering di clock di input è output. U dispusitivu include ancu file di buffer interni, registri SPI è sottosistema, è logica di cuntrollu per gestisce u reset è u cuntrollu di l'orologio è a cunfigurazione di pin hardware.
L'ADIN2111 integra circuiti di surviglianza di l'alimentazione di tensione è circuiti di putenza à reset (POR) per una robustezza mejorata à u livellu di u sistema. U SPI di 4 fili utilizatu per cumunicà cù l'ospite pò esse cunfiguratu cum'è OPEN Alliance SPI o Generic SPI. I dui modi supportanu a prutezzione di dati facultativa o u Cyclic Redundancy Check (CRC).
Ogni PHY di l'ADIN2111 pò ancu esse cunfiguratu per generà una interruzzione hardware dopu un reset hardware (RESET pin pulled low) stabilendu u bit CRSM_HRD_RST_IRQ_EN in u currispundente PHY's System Interrupt Mask Register (CRSM_IRQ_MASK). Ancu se i dui PHY ponu esse aduprati per generà interruzioni hardware, PHY 1 hè cunsigliatu per questu scopu. Dopu chì u maestru SPI riceve una interruzzione hardware da u pin INT, u bit PHYINT (rispettivamente, u bit P2_PHYINT) nantu à u registru di status 0 (rispettivamente, u registru di statutu 1) hè ancu impostatu à 1, avvisendu l'interruzzione da PHY 1 (rispettivamente, PHY). 2). A fonte di l'interruzzione pò esse verificata cù u bit CRSM_HRD_RST_IRQ_LH in u Registru di Status Interrupt System (CRSM_IRQ_STATUS) di u PHY corrispondente.
Per a verificazione di u sistema utilizendu un controller host esternu, ogni PHY di l'ADIN2111 pò esse dumandatu à generà una interruzzione hardware nantu à u pin INT utilizendu u bit CRSM_SW_IRQ_REQ in u Registru di Mask Interrupt System (CRSM_IRQ_MASK). Ancu se i dui PHY ponu esse aduprati per generà interruzioni hardware, PHY 1 hè cunsigliatu per questu scopu. Dopu chì u maestru SPI riceve una interruzzione hardware da u pin INT, u bit PHYINT (rispettivamente, u bit P2_PHYINT) in u registru di statutu 0 (rispettivamente, u registru di statutu 1) hè ancu impostatu à 1, avvisendu l'interruzzione da PHY 1 (rispettivamente, PHY). 2). A fonte di l'interruzzione pò esse verificata cù u bit CRSM_SW_IRQ_LH in u Registru di Status Interrupt System (CRSM_IRQ_STATUS) di u PHY corrispondente.
Ogni ADIN2111 PHY pò ancu generà una interruzzione di errore di u sistema. I bandieri di interruzzione sò situati in a sezione di bit riservati di u Registru di Status Interrupt System (CRSM_IRQ_STATUS) di u PHY corrispondente. U registru di maschera di interruzzione di u sistema (CRSM_IRQ_MASK) deve esse cunfiguratu nantu à u PHY currispundente per attivà l'interruzioni di errore di u sistema. Vede a Tabella 212 per i dettagli nantu à a maschera di interruzzione. L'ADIN2111 deve esse sottumessi à un reset hardware per ricuperà da una interruzzione d'errore di sistema da unu di i dui PHY (u bit riservatu CRSM_IRQ_STATUS leghje 1 nantu à u PHY rispettivu).
L'ADIN2111 include un circuitu di surviglianza di l'alimentazione per assicurà chì u chip hà u fornimentu di tensione propiu prima di inizià a sequenza di power-up. Durante l'accensione, l'ADIN2111 resta in un statu di reset hardware finu à chì ogni suministru supera u so limitu minimu di crescita è l'offerta hè cunsiderata bona.
Un reset di hardware hè iniziatu da u circuitu di reset di l'alimentazione o da u pinnu RESET in bassa per almenu 10 µs. L'ADIN2111 include un circuitu deglitch nantu à sta broche per rejetà impulsi più brevi di 1 µs. Quandu u pin RESET hè deasserted, tutti i pin di input / output (I / O) restanu in modu tri-state, i pins di cunfigurazione hardware sò latched, è i pin I / O sò cunfigurati in u so modu funziunale. U circuitu di l'oscillatore di cristalli hè attivatu quandu tutti l'alimentazione esterna è interna sò valide è stabili. Dopu chì u cristallu principia è stabilizza, u ciclu di fase-locked (PLL) hè attivatu. Dopu un ritardu di 90 ms (max) dopu chì u pin RESET hè disattivatu, tutti i clock interni sò affirmati, a logica interna hè liberata da u reset, è tutti i registri interni SPI, PHY 1 è PHY 2 sò accessibili da SPI. L'output di u clock CLK25_REF hè tenutu bassu quandu u pin RESET hè pigliatu bassu è resta bassu per 70 ms (max) dopu chì u pin RESET hè pigliatu bassu.
Tuttu u cuntenutu sopra hè tutta l'intruduzione purtata da l'editore sta volta. Se vulete sapè più nantu à questu, pudete vulete scopre nantu à u nostru situ web o in Baidu è Google.
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