ADI ADIN2111 Ethernetswitcherit principale obiectum sequentis contenti introductio. Per hunc articulum, editor sperat unumquemque posse habere aliquam cognitionem et intellectum eius condicionis et informationis cognatae eius. Singula sunt haec.
ADIN2111 potentia humilis est, multiplicitas humilis, port Aer dualisswitchquae integrat 10BASE-T1L PHY ac Serial interface Periphericum (SPI) portum. Cogitatus demissa potentia nodi arctata ad applicationes Industriales Aernetanae utitur et obsecundans cum IEEE® 802.3cg-2019™ Aernet vexillum ad longum spatium 10 Mbps Single Pair Aernet (SPE). Theswitch(per-vel apothecaria et deinceps) plures figurationes cabling inter duos portus Aernet et SPI exercitum portum sustinet, solutionem flexibilem pro linea, primula catena vel anulus retis topologies praebens.
AdIN2111 subsidia usque ad 1700 metra funis perventum cum potentia ultra-low sumptio 77 mW. Duo PHY nuclei sustentant 1.0 V pp et 2.4 V pp operationem quam in IEEE 802.3cg definiunt et ex uno 1.8 V vel 3.3 V supplere rail possunt. ADIN2111 praesto est in infectis conformationibus ubi artificium automatice commercium inter duos portus Aernet.
Quod fabrica integratswitch, duo cores Aer physici (PHY) cum instrumentis instrumentorum accessus control (MAC) interfaces, et omnes circumscriptiones analogi consociatae, input et output horologii buffering machinas. Meditationes etiam quiddam internum queues, SPI et subsystema continent tabulas, et logicam moderantur ut reset et horologii moderamen et acus ferramentorum configurationem disponant.
In ADIN2111 integrat copiam intentionis magnae ambitus et potentiae in-reset (POR) ambitus pro firmo-gradu systematis melioris. Filum 4-SPI communicare cum exercitu adhibitum potest configurari sicut Foedus APER SPI vel SPI genericum. Utriusque modi praesidium ad libitum datae tutelae vel Cyclic Redundantia Perscriptio (CRC).
Singulae PHY ex ADIN2111 conformari possunt etiam ad ferramentum interrumpendum generare post resetolam ferrariam (RESET paxillus extracto) ponendo frenum CRSM_HRD_RST_IRQ_EN in Ratione Mask Register (CRSM_IRQ_MASK respondente PHY). Etsi utrumque PHYs ferramentis obloquiis generandis adhiberi potest, PHY 1 ad hoc commendatur. Postquam dominus SPI ferramentum accipit ab INT aco interrumpendum, PHYINT frenum (respective, P2_PHYINT frenum) in actis mandare 0 (respective, status mandare 1), etiam ponitur ad 1, notificans interrumpere ex PHY 1 (respective, PHY. 2) . Fons interpellandi tunc cohiberi potest utens CRSM_HRD_RST_IRQ_LH frenum in respondente Systemate PHY Interruptum Status Register (CRSM_IRQ_STATUS).
Ad verificationem systematis utendi externi exercitus moderatoris, singulae PHY ab ADIN2111 rogari possunt ut ferramenta interrumpant in INT clavum generandi utendo frenum in CRSM_SW_IRQ_REQ in Ratione Interrupti Mask Register (CRSM_IRQ_MASK). Etsi utrumque PHYs ferramentis obloquiis generandis adhiberi potest, PHY 1 ad hoc commendatur. Post SPI dominus ferramentum ab INT clavum accipit, frenum P2_PHYINT (respective, P2_PHYINT frenum) in mandare 0 (respective, status mandare 1), etiam ad 1, notificans interrumpere ex PHY 1 (respective, PHY. 2) . Fons interruptionis tunc cohiberi potest utens CRSM_SW_IRQ_LH frenum in respondente Systemate PHY Interrupt Status Register (CRSM_IRQ_STATUS).
Singulae ADIN2111 PHY possunt etiam systema errorem interrumpere. Vexilla interrupta sita sunt in sectione reservatis systematis PHY respondentis Interrupti Status Register (CRSM_IRQ_STATUS). Systema larva interrumpere mandare (CRSM_IRQ_MASK) configurari debet in respondente PHY ut ratio erroris obloquitur. See Table 212 For details on interrumpere masking. ADIN2111 ferramentum retexere subire debet ut ex errore systematis interrumpatur ab uno e duobus PHY (CRSM_IRQ_STATUS reservatis, frenum legit 1 in respectivis PHY).
In ADIN2111 copiae magnae ambitus inclusae sunt, ut chip in promptu habeat propriam copiam antequam ordinem potentiae incipiat. Durante potestate, ADIN2111 in reset statu ferramento manet donec unaquaeque copia suum minimum ortu limen excedit et copia bonorum habetur.
Reset ferramentarium a potestate in circuitu reset vel impellendo RESET clavum deprimit saltem 10 µs. ADIN2111 in hoc clavo deglitch circuit ad reiciendos pulsus breviores quam 1 µs. Cum RESET paxillus deprimitur, omnes initus/output (I/O) fibulae manent in modi tri-state, paxilli ferrarii figuratio clausus est, et I/O fibulae ad modum utilitatis conformantur. Circuitus cristallus oscillator datur, cum omnia externa et interna potentia valida et stabilia sunt. Post crystallum incipit ac stabilit, phase-clausa fascia potest (PLL). Post mora 90 ms (max) post RESET clavum deprimitur, omnes horologii interni asseruntur, logica interna e rete liberata est, et omnes interni SPI, PHY 1 et PHY 2 registra pervia sunt a SPI. CLK25_REF horologii output promissum tenetur cum RESET paxillus demissus ac submissus pro 70 ms (max) post RESET paxillus sumendus est.
Omnia supradicta contenta sunt omnia introductio ab editore hoc tempore. Si plura de eo scire vis, explorare velis in nostro loco vel in Baidu et Google.
https://www.smart-xlink.com/products.html
Tela: www.hdv-tech.com <https://hdv-tech.en.alibaba.com>
Google Website:https://www.hdv-fiber.com/
HDV Factory Link:https://youtu.be/xpIZK8Zm4Og