ADI ADIN2111 อีเธอร์เน็ตสวิตช์จะเป็นหัวข้อแนะนำหลักของเนื้อหาต่อไปนี้ บรรณาธิการหวังว่าทุกคนจะมีความรู้และความเข้าใจเกี่ยวกับสถานการณ์และข้อมูลที่เกี่ยวข้องผ่านบทความนี้ รายละเอียดมีดังนี้
ADIN2111 เป็นพอร์ตอีเทอร์เน็ตคู่ที่ใช้พลังงานต่ำ มีความซับซ้อนต่ำสวิตช์ที่รวมพอร์ต 10BASE-T1L PHY และพอร์ต Serial Peripheral Interface (SPI) อุปกรณ์ใช้โหนดที่จำกัดพลังงานต่ำสำหรับแอปพลิเคชันอีเธอร์เน็ตอุตสาหกรรม และเป็นไปตามมาตรฐานอีเธอร์เน็ต IEEE® 802.3cg-2019™ สำหรับอีเทอร์เน็ตคู่เดียว (SPE) 10 Mbps ระยะไกล ที่สวิตช์(ตัดผ่านหรือจัดเก็บและส่งต่อ) รองรับการกำหนดค่าสายเคเบิลหลายแบบระหว่างพอร์ตอีเทอร์เน็ตสองพอร์ตและพอร์ตโฮสต์ SPI ซึ่งเป็นโซลูชันที่ยืดหยุ่นสำหรับโทโพโลยีเครือข่ายแบบสาย เดซี่เชน หรือแบบวงแหวน
ADIN2111 รองรับสายเคเบิลยาวถึง 1,700 เมตร โดยใช้พลังงานต่ำเป็นพิเศษเพียง 77 mW PHY คอร์ทั้งสองสนับสนุนการทำงาน 1.0 V pp และ 2.4 V pp ตามที่กำหนดไว้ในมาตรฐาน IEEE 802.3cg และสามารถจ่ายไฟจากรางจ่ายไฟ 1.8 V หรือ 3.3 V เดี่ยว ADIN2111 มีให้ใช้งานในรูปแบบที่ไม่มีการจัดการ โดยอุปกรณ์จะส่งต่อการรับส่งข้อมูลระหว่างพอร์ตอีเทอร์เน็ตสองพอร์ตโดยอัตโนมัติ
อุปกรณ์นี้รวมกสวิตช์, แกนประมวลผลอีเทอร์เน็ตฟิสิคัลเลเยอร์ (PHY) จำนวน 2 แกนพร้อมอินเทอร์เฟซการควบคุมการเข้าถึงสื่อ (MAC) และวงจรแอนะล็อกที่เกี่ยวข้องทั้งหมด อุปกรณ์บัฟเฟอร์นาฬิกาอินพุตและเอาต์พุต อุปกรณ์ยังรวมถึงคิวบัฟเฟอร์ภายใน การลงทะเบียน SPI และระบบย่อย และตรรกะควบคุมเพื่อจัดการการรีเซ็ตและการควบคุมนาฬิกา และการกำหนดค่าพินของฮาร์ดแวร์
ADIN2111 ผสานรวมวงจรตรวจสอบการจ่ายแรงดันไฟฟ้าและวงจรรีเซ็ตการเปิดเครื่อง (POR) เพื่อปรับปรุงความทนทานระดับระบบ SPI 4 สายที่ใช้สื่อสารกับโฮสต์สามารถกำหนดค่าเป็น OPEN Alliance SPI หรือ SPI ทั่วไปได้ ทั้งสองโหมดรองรับการปกป้องข้อมูลเสริมหรือการตรวจสอบความซ้ำซ้อนแบบวนรอบ (CRC)
PHY แต่ละตัวของ ADIN2111 ยังสามารถกำหนดค่าเพื่อสร้างการขัดจังหวะด้วยฮาร์ดแวร์หลังจากการรีเซ็ตฮาร์ดแวร์ (พิน RESET ดึงต่ำ) โดยการตั้งค่าบิต CRSM_HRD_RST_IRQ_EN ใน System Interrupt Mask Register (CRSM_IRQ_MASK) ของ PHY ที่สอดคล้องกัน แม้ว่า PHY ทั้งสองจะสามารถใช้เพื่อสร้างการขัดจังหวะด้วยฮาร์ดแวร์ได้ แต่แนะนำให้ใช้ PHY 1 เพื่อจุดประสงค์นี้ หลังจากที่ SPI ต้นแบบได้รับการขัดจังหวะด้วยฮาร์ดแวร์จากพิน INT แล้ว บิต PHYINT (ตามลำดับ บิต P2_PHYINT) บนการลงทะเบียนสถานะ 0 (ตามลำดับ การลงทะเบียนสถานะ 1) จะถูกตั้งค่าเป็น 1 ด้วย โดยแจ้งเตือนการขัดจังหวะจาก PHY 1 (ตามลำดับ PHY 2) . แหล่งที่มาของการขัดจังหวะสามารถตรวจสอบได้โดยใช้บิต CRSM_HRD_RST_IRQ_LH ใน System Interrupt Status Register (CRSM_IRQ_STATUS) ของ PHY ที่สอดคล้องกัน
สำหรับการตรวจสอบระบบโดยใช้ตัวควบคุมโฮสต์ภายนอก สามารถขอ PHY แต่ละตัวของ ADIN2111 เพื่อสร้างการขัดจังหวะฮาร์ดแวร์บนพิน INT โดยใช้บิต CRSM_SW_IRQ_REQ ใน System Interrupt Mask Register (CRSM_IRQ_MASK) แม้ว่า PHY ทั้งสองจะสามารถใช้เพื่อสร้างการขัดจังหวะด้วยฮาร์ดแวร์ได้ แต่แนะนำให้ใช้ PHY 1 เพื่อจุดประสงค์นี้ หลังจากที่ SPI ต้นแบบได้รับการขัดจังหวะด้วยฮาร์ดแวร์จากพิน INT แล้ว บิต PHYINT (ตามลำดับ บิต P2_PHYINT) ในการลงทะเบียนสถานะ 0 (ตามลำดับ การลงทะเบียนสถานะ 1) จะถูกตั้งค่าเป็น 1 ด้วย โดยแจ้งเตือนการขัดจังหวะจาก PHY 1 (ตามลำดับ PHY 2) . แหล่งที่มาของการขัดจังหวะสามารถตรวจสอบได้โดยใช้บิต CRSM_SW_IRQ_LH ใน System Interrupt Status Register (CRSM_IRQ_STATUS) ของ PHY ที่เกี่ยวข้อง
ADIN2111 PHY แต่ละตัวสามารถสร้างการขัดจังหวะข้อผิดพลาดของระบบได้ ค่าสถานะขัดจังหวะจะอยู่ในส่วนบิตที่สงวนไว้ของ System Interrupt Status Register (CRSM_IRQ_STATUS) ของ PHY ที่เกี่ยวข้อง ต้องกำหนดค่าการลงทะเบียนมาสก์ขัดจังหวะระบบ (CRSM_IRQ_MASK) บน PHY ที่เกี่ยวข้องเพื่อเปิดใช้งานการขัดจังหวะข้อผิดพลาดของระบบ ดูตารางที่ 212 สำหรับรายละเอียดเกี่ยวกับการมาสก์ขัดจังหวะ ADIN2111 ต้องผ่านการรีเซ็ตฮาร์ดแวร์เพื่อกู้คืนจากการขัดจังหวะข้อผิดพลาดของระบบจากหนึ่งในสอง PHY (บิตที่สงวนไว้ CRSM_IRQ_STATUS อ่าน 1 บน PHY ที่เกี่ยวข้อง)
ADIN2111 มีวงจรตรวจสอบแหล่งจ่ายไฟเพื่อให้แน่ใจว่าชิปมีแรงดันไฟฟ้าที่เหมาะสมก่อนที่จะเริ่มลำดับการเปิดเครื่อง ในระหว่างการเปิดเครื่อง ADIN2111 จะยังคงอยู่ในสถานะรีเซ็ตฮาร์ดแวร์จนกว่าแต่ละแหล่งจ่ายจะเกินเกณฑ์ขั้นต่ำที่เพิ่มขึ้น และถือว่าแหล่งจ่ายนั้นดี
การรีเซ็ตฮาร์ดแวร์เริ่มต้นโดยวงจรรีเซ็ตการเปิดเครื่อง หรือโดยการขับพิน RESET ให้ต่ำเป็นเวลาอย่างน้อย 10 µs ADIN2111 มีวงจรดีกลิตช์บนพินนี้เพื่อปฏิเสธพัลส์ที่สั้นกว่า 1 µs เมื่อยกเลิกการประกาศพิน RESET พินอินพุต/เอาท์พุต (I/O) ทั้งหมดจะยังคงอยู่ในโหมดไตรสเตต พินการกำหนดค่าฮาร์ดแวร์จะถูกล็อค และพิน I/O จะได้รับการกำหนดค่าเป็นโหมดการทำงาน วงจรคริสตัลออสซิลเลเตอร์จะทำงานเมื่อแหล่งจ่ายไฟภายนอกและภายในทั้งหมดถูกต้องและเสถียร หลังจากที่คริสตัลเริ่มต้นและคงตัวแล้ว Phase-Locked Loop (PLL) จะถูกเปิดใช้งาน หลังจากการหน่วงเวลา 90 ms (สูงสุด) หลังจากยกเลิกการยืนยันพิน RESET นาฬิกาภายในทั้งหมดจะถูกยืนยัน ลอจิกภายในจะถูกปล่อยจากการรีเซ็ต และรีจิสเตอร์ SPI, PHY 1 และ PHY 2 ภายในทั้งหมดสามารถเข้าถึงได้จาก SPI เอาต์พุตนาฬิกา CLK25_REF จะอยู่ต่ำเมื่อพิน RESET ต่ำและคงอยู่ในระดับต่ำเป็นเวลา 70 ms (สูงสุด) หลังจากที่พิน RESET ต่ำ
เนื้อหาทั้งหมดข้างต้นเป็นเพียงการแนะนำของบรรณาธิการในครั้งนี้ หากคุณต้องการทราบข้อมูลเพิ่มเติม คุณอาจต้องการสำรวจบนเว็บไซต์ของเราหรือบน Baidu และ Google
https://www.smart-xlink.com/products.html
เว็บ: www.hdv-tech.com <https://hdv-tech.en.alibaba.com-
เว็บไซต์ Google:https://www.hdv-fiber.com/
ลิงค์โรงงาน HDV:https://youtu.be/xpIZK8Zm4Og